Examen: Parcial 3:2025_05_19:Robotica - myTeachingURJC/Arq-computadores-01 GitHub Wiki

Examen Parcial 3: 2025-05-19. Robótica

  • Tiempo: 55 minutos
  • Tipo de examen: Presencial. Realizado a través de Aula Virtual. Acceso a la wiki (Internet)
  • Temario: S9, S10 y S11

Contenido

Enunciado

El examen se ha realizado a través de Aula virtual. Tiene dos partes: Test y un problema

Test (5 ptos)

  • Realizado a través de Aula virtual
  • 10 preguntas tipo test
  • Las respuesats incorrectas restan un 25% del valor de la pregunta
  • Solución disponible en Aula virtual

Problema (5 ptos): Circuitos

Analiza el siguiente circuito digital y responde a las preguntas, justificando adecuadamente las respuestas

a) (1 pto) Describe brevemente el circuito, indicando cuál es la parte secuencial y cuál la combinacional

b) (1 pto) Calcula el retardo de la parte combinacional

c) (1 pto) Calcula la frecuencia máxima del circuito

d) (1 pto) Suponiendo que el registro tiene un valor inicial de 0, y que las señales C1 y C2 están ambas a 0, Indica el valor de Q en los primeros 3 ciclos de reloj (Desde el ciclo 0 hasta el ciclo 2). ¿Qué hace el circuito?

e) (1 pto) Suponiendo que el registro tiene ahora un valor inicial de 4, C1 es 0, y C2 es 1, Indica el valor de Q en los primeros 3 ciclos de reloj. ¿Qué hace ahora el circuito? ¿Cómo se relaciona con el comportamiento descrito en el apartado d?

Solución

a) Es un circuito digital con dos entradas (C1 y C2) y una salida (Q), que tiene una parte combinacional en serie con una secuencial. La parte secuencial es un registro del sistema de 64 bits, que captura los datos de entrada y los saca por su salida a la velocidad del reloj del sistema. La parte combinacional está formada por 3 elementos: Un sumador de dos operandos de 64 bits, y dos multiplexores 2 a 1 de 64-bits

b) Para calcular el retardo de la parte combinacional tenemos que analizar los difefentes caminos desde la entrada a la salida y quedarnos con el crítico: el que tiene más retardo. Tenemos dos caminos. Uno que pasa por el sumador y el multiplexor, con un retardo de 5ns + 4ns = 9ns. Otro que pasa por ambos multiplexores con un retardo de 6ns + 4ns = 10ns. Por tanto el retardo de la parte combinacionl es de 10ns

c) Dado que se trata de un circuito que tiene la parte secuencia en serie con la combinacional, el tiempo mínimo entre dos flancos de reloj será la suma de ambos retardos: el secuencial más el combinacional: 12ns. La frecuencia que garantiza que siempre se calculan valores estables será por tanto F = 1 / 12ns = 83.3 Mhz (aprox)

d) Al estar la señal C2 a 0, siempre se selecciona el canal 0 del segundo multiplexor. Esta señal se obtiene sumando 4 al valor actual del registro. Por tanto, en el ciclo 0, Q vale 0. En el siguiente se actualiza a 4 (Ciclo 1) y luego a 8 (Ciclo 2). Es decir, que es un contador de 64 bits, que se incrementa de 4 en 4, a la velocidad del reloj del sistema (Se comporta como el contador de programa del nano-RISCV cuando NO está ejecutando la instrucción de salto condicional)

e) Ahora el valor que selecciona el multiplexor C1 es la propia salida del registro. Y por tanto lo que le llega a Next, a través del segundo multiplexor, es el valor actual del registro. Por tanto, el siguiente valor del registro es el propio registro. Es decir, que NO se incrementa. La salida Q valdrá 4 en todos los ciclos (ciclos 0, 1 y 2). Lo que hace este circuito es detener el contador, y que se mantenga su valor mientas C1 y C2 valgan 0 y 1 respectivamente. Si ahora pasase C2 a 0, se continuaría con la cuenta. Este circuito describe un contador de 64 bits que cuenta de 4 en 4 y que se puede detener en cualquier momento (NOTA adicional, no pedido en el examen: Este registro también se puede inicializar a 0, cuando C1=1 y C2=1. Es por tanto un registro con 3 modos: cuenta, parado y reinicio)

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