Examen: Parcial 3:2024_12_16:GISAM - myTeachingURJC/Arq-computadores-01 GitHub Wiki

Examen Parcial 3: 2024-12-16. GISAM

  • Fecha: 16-Dic-2024
  • Tiempo: 50 minutos
  • Tipo de examen: Presencial. Realizado a través de Aula Virtual. Acceso a la wiki (Internet)
  • Temario: S9,S10,S11 y S12

Contenido

Enunciado

El examen se ha realizado a través de Aula virtual. Tiene dos partes: Test y un problema

Test (5 ptos)

  • Realizado a través de Aula virtual
  • 10 preguntas tipo test
  • Las respuesats incorrectas restan un 25% del valor de la pregunta
  • Solución disponible en Aula virtual

Problema (5 ptos): Problema de Computador nanoRiscV

Tenemos el siguiente circuito:

El retardo de la ALU (R) depende de la operación realizada. El fabricante nos proporciona la siguiente información:

Operación (OP) R (ns) Descripción
0000 10 ns AND
0001 12 ns OR
0010 15 ns ADD (suma)
0110 14 ns SUB (resta)
xxxx 10 ns Resto de operaciones

Se pide:

a) (1 pto) Describe brevemente los elementos de este circuito, y de qué tipo son (combinacionales/secuenciales)

b) (1 pto) Calcula su frecuencia máxima

c) (1 pto) Suponiendo que por la entrada OP se introduce el valor constante 0x2, que el registro inicialmente tiene el valor 0 y que por la entrada OP1 llega el valor constante 0x10, indica la salida de registro (q) en los ciclos 0 (inicial), 1 y 2

d) (1 pto) En las mismas condiciones del apartado c, indicar el valor de la salida zero en los ciclos 0, 1 y 2

e) Si el ingeniero hardware optimiza la operación de suma bajando su retardo a 13 ns, ¿Cuál es la nueva frecuencia máxima de funcionamiento del circuito original (el usado para calcular el apartado b)?

Solución

a) El circuito está formado por dos elementos: Un registro del sistema de 64 bits, que se actualiza en cada ciclo de reloj (es un circuito secuencial), y una unidad aritmético-lógica (ALU) de dos operandos de 64 bits, capaz de realizar un total de 16 operaciones. La ALU es un circuito combinacional. El circuito está formado por la conexión en cascada del registro con la ALU, realimentados a través de la señal Res

b) El retardo del registro está dado en el esquemático: 5ns. El retardo de la ALU depende de la operación utilizada. Para calcular la frecuencia máxima utilizamos el caso peor: su retardo máximo, que lo tenemos para la operación de suma: 15 ns. Para que el circuito funcione en este caso peor, el registro debe capturar el siguiente dato no antes de 5 + 15 = 20 ns. Por tanto la frecuencia máxima es Fmax = 1 / Tmin = 1 / 20ns = 50Mhz

c) Al introducir 0x2 por OP, la operación a realizar es una suma del valor del registro con el número que viene por OP1: 0x10. Por tanto, este circuito calcula el siguiente valor sumando 16 (0x10) al registro. En el ciclo 0 (inicialmente) la salida del registro es 0. En el ciclo 1 es 0 + 16 = 16 (0x10), y en el ciclo 2 es 16 + 16 = 32 (0x20)

d) La salida zero se pone a 1 cuando res es 0. En los ciclos 0, 1 y 2 la señal rel vale 16, 32 y 48 respectivamente. Como este valor es siempre distinto de cero, la señal zero permanece a 0 durante estos tres ciclos

e) Con la mejora introducida, ahora el caso peor ya NO es la suma, sino la resta, que tiene un retardo de 14ns. Por ello la nueva frecuencia máxima de Fmax = 1 / Tmin = 1 / (5 + 14) = 1 / 19ns = 52.6 Mhz

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