说明

• 用于AFE设计中，自动化采集CA输出电压，INT输出电压，INT的D0/D1值，以及ADC的采样电压和最终的转换值。避免需要人手动去一个一个的去看波形，去测量，大大节省时间，提高效率。
• 注意都是下降沿采集。原因是我们通常都是让建立的最后时刻的前20ns左右进行采集，所以一般是下降沿

va_monitor模块（用于采集8路模拟）

vd_monitor模块（用于采集8路数字）

vadc_monitor模块（用于采集1路sadc的电压和转换code）

使用方法

• 首先，用verilog生成激励的时候，生成相应的xx_trig信号
• 其次如下例化使用。这里特别表扬hspice，可以在最外层直接访问到最内层的信号，通过xtop.xx.xx.net的这种直接指定信号路径的方式，非常好使。这样子不用修改 电路，即可在最外层增加monitor模块

运行结果