技术笔记 - minichao9901/technology GitHub Wiki

ESD

  • 系统ESD要求：空气15k，接触8k
  • 屏倒扣，打ESD，更容易坏。
  • AFE/Source相关电路，Levelshift的VSSD/VSSA界面处，不要加CDM管。最好加电阻隔离。否则VSSA的抖动，会导致低压管损坏
  • OLB侧的ESD能量很强，会导致二级保护都失效。因此二级也要加电阻保护。 对于二级保护，重点关注直接接地的管子，例如source的EQ管子，AFE的全驱的管子，这些管子只有1层管子，所以最弱。能接1k电阻堵一下最好，不能的话就把管子的L值加大一些。
  • 静电膜（玻璃上），帮助打ESD电子枪快速消散
  • 短路：照orbich（专门照短路），加0.2-0.3V电压，保证电路不工作。灵敏度高。
  • 照EMMI：亮点太多，不好。
  • EMMI:捕捉光子，短路可能没有光子，只有发热。
  • diode: STI>=1um, W>=3um比较好。长宽比<=2。
  • 输出驱动管，如果尺寸非常大，本身也做了ESD画法。那么可以不用额外加ESD保护器件了。例如VCOM，LDO。但是LDO需要加PowerClamp。
  • 一个Buffer，输出是按照analogPin还是电源Pin去保护？例如VCL，以前按analogPin保护，失效。现在改为按照电源Pin去保护，用PowerClamp。PowerClamp开启速度快，比ggMOS应该要好很多。
  • 数模接口，数字输入端需要在APR加CDM管，模拟输入端需要在模拟加CDM管，LV驱动buffer需要加CDM管。
  • 杜绝电路使用VDD/VSSA，或者说低压电压域使用VSSA
  • LV to MV levelshift，去掉MV端的CDM管连接
  • PAD尤其是AFE/SOURCE/VCOMPASS经传输门后接地的MOS需要加电阻防ESD
  • DIG到MIPI的接口（到PLL/OSC72M也是的），由于地不一样，存在ESD问题。CDM管不能去掉。建议VSSD与VSS_HS之间的powercut二极管，用1层就够了，不要叠2层。另外，建议在MIPI内部电路Levelshift附近，也放置一些VSSD到VSS_HS之间的powercut二极管。
  • 照EMMI，可以用模组（玻璃透明的），或者用COB，COB的背面要是镂空的，可以看到的。因为显微镜要从背面照，正面是金属，看不到。
  • 15261C, 通过去掉levelshift的CDM管，ESD性能从6kV提升到了10kV，效果明显。
  • 最新发现，在高压电路(VGH/VGL/GIP)最容易发生latchup的管子旁边, 不要放VSS或者VSN的DNW（例如PowerCut的二极管，其DNW是VSS）,容易生成latchup结构。可以把这些DNW的电位接VDDI。 解决方法：1) DNW电位接VDD或VDDI; 2) 加VSN到VGL的肖特基二极管, 加VSP到VGH的肖特基二极管; 3) 拉开最容易发生latchup的管子与旁边的DNW的间距;

VGH/VGL/GIP

  • 高压需要注意的地方：衬底是VGL，S/D是VSN的NMOS。刚开始VSN先上电，VGL无电，存在倒灌，导致Latchup。
  • 画法：这种危险管子放中间，两边放ggmos。目的是拉开距离。
  • 加肖特基二极管：金属半导体结
  • 高压逻辑的画法：拆开画。NMOS画一起，PMOS画一起，打散了。
  • hv p/n管的交界面，尽量小。一般采用左右摆法。
  • 中压管n/p之间space关系不大。高压管n/p之间space要20um以上。
  • 零电容设计，55nm MOS+MOM叠起来，5fF/um^2密度，寄生电容0.05fF/um^2，只占1%。这个效果比单独使用MOM要好很多。

Source

  • 面积紧，不加dummy。
  • 左边放nmos，右边放pmos。tap不会打在p/n之间，否则影响p/n互连。tap打两侧，可以cell与cell合并拼起来。这种画法有点类似于逻辑门的画法。
  • 输入管上可以走线（不管）。source器件要占满，不留走线空间，尤其是M1走线空间。
  • 9916C版图好，采用的是上面nmos，下面pmos结构。
  • 15212版图，pitch=25um，也是上下结构
  • Panel最左边的pixel（rgb的r），和最右边的pixel（rgb的b），因为r的左边缺失像素，g的右边缺失像素，所以实际效果是最左边的和最右边的pixel颜色是混色，不符合要求。需要处理，处理方法是：将最左边和最右边的像素的值往下压1/4，可以理解为一个渐变过渡。需要数字处理。
    image
  • COF封装：drv芯片在fpc排线上，然后fpc排线金手指再连接玻璃。chip-on-film。15231只是COF_LIKE封装。
  • source pad的pitch是11um，因此source_cell的pitch如果是22um是最佳的，不会偏，这样几乎不需要增加走线通道（dio到so的走线通道）。如果source cell的pitch比22um大或者小，都会偏。（例如15211 pitch=20um，偏了；15212 pitch=25um，也偏了）
  • diode的pitch一定是22um，这样子diode到pad的连线完全不会偏。

AFE

  • CA_OP的带宽要达到6MHz以上才够
  • AFE L/R部分的通拉线比较多，而中间是模拟Gamma挡住了，可用的走线空间不多，因此连通左右的走线很紧张。
  • CB电容使用MOS+MOM比较好。CINT/CF要使用MOM。CINT对寄生电容不太敏感，因此可以使用典型的MOM即可。
  • cosim后，分析rawdata是件很麻烦的事情，目前只是做到了自动产生所需要通道的vout/d1/d0/adc等信号的sx，接下来希望能够做到自动分析波形并计算rawdata。
  • TP monitor模式扫描速率是30Hz，IOVCC=0.8mA（客户要求达到0.3mA）。低于30Hz触控体验不好。

SADC

  • SADC的版图，注意电阻串的VREF5/VSSA的走线电阻要足够小，因为有100-200uA电流。具体来说，走线短一些，线宽要够（1um需要）。这是后仿真的时候发现的，发现dc值不准。

GCK

  • GCK波形，占空比3/5~4/4之间。50%最差，3/5比较好。
  • LE与GCK下降沿的关系：发数据和锁数据的关系

Drv数据接口

  • DSC：1/3压缩, 效果好, PSNR=60dB左右。视觉无损。 逻辑复杂，很多行构成一个slice。
  • SPR：1/2压缩（苹果机型）。目前我们用的是简版SPR。
  • Scaler UP/DN：<=2的任意压缩比。

数字IP

  • CABC: Lo=BL*(g/255)^x, LO=kBL(g/2551/K^(1/x))^x，通过统计直方图，计算出K值。每个pixel计算g/2551/K^(1/x)。
  • MIPI高速接口测试：PRBS9/PRBS11，自动比对。另一种方式是借助于linebuffer，做一个LP_TX发波形

工艺

  • 90nm 1层mask大约35美元
  • 胡工提出：芯片的searing与最外圈的VGL环可以合并，简单计算上下各省6um，总计12um高度。
  • 胡工的做法：MOS的AA离芯片的最外层10um。我们的做法：MOS的AA离VGL内侧环10um(离芯片的最外层20um)
  • 华力55nm，MOS+MOM合并的电容，dnw/psub二极管寄生电容占比=0.05fF/um^2除以5fF/um^2=1%左右

玻璃

玻璃亮度：透光率，背光，增亮膜

FPGA

<100k为低端
100k-500k为中端
->500k为高端

  • 实际只能70%利用率。超过后，布线很困难，时序会很差。
  • FPGA曾工：一个lut6等效为10个逻辑门。目前1/3压缩算法需要7-8k个lut6，相当于7-8万门。

通信协议

  • 应用层(MQTT)->传输层(TCP/UDP)->网络层(IP)->链路层->物理层
  • 网卡一般实现了物理层+链路层

测试设备

  • K8可以测Flicker的频谱。光也是一种信号，采集后做FFT分析。
  • CA410比K8好，CA410 10w/台
  • CP机台：ND2/ND4, LCD_PINs=85pF, 5V~40V,
  • 目前在研究15211/15212/15214针卡的兼容性，结论是这样的：主要是地的PAD要兼容，因为地是不占资源的，是针卡PCB上通过铺铜连在一起的。电源/信号的引脚定义变化不是问题。
  • 关于引脚资源: DP对应LCD_PIN。P对应IO LOGIC PIN。RVS和VSF VSS，对应的是电源。其中VSF VSS是机台的四线卡尔文结构。一个CP针可以有多个资源，例如一个VDD的针，可以对应RVS??/DP???？资源。对于多个芯片要满足针卡兼容的情况，可以用relay或者抬针进行切换。其中relay包括: relay到open，或relay到gnd，或relay到其它DP资源等等。
  • 关于Tester的专门介绍，请看另外的一篇单独的文章。
  • 15210有10几张针卡。

15260生产成本与测试成本分析

  • 12',90nm, 1500美元/wafer, 2700颗 => 3.9元/颗
  • CP=4.7s/颗, ND2=30美元/hour, ND4=50美元/hour => 0.06元/s => 0.27元/颗
  • CP成本/芯片成本=0.27/3.9=7%左右

仿真器

  • XA的 probe_waveform_voltage/current/logic：
  • 都可以使用-limit和-level，其中-limit n <=> -level n+1，因此只用其中一种即可。
  • -port 1选择，这个1是enable的意思。会让每一层都看到这个信号，并且不会增加fsdb size.

APR

  • 15211 网表读进来为30w instance, 假设一个instance=3个门，因此大约100w门
  • 15211 instance面积2mm^2，因此大约0.02mm^2/万门（90nm）
  • 15211 数字+ram总面积4.7mm^2，因此ram面积有2.7mm^2

芯片的信号状态

  • workmode：默认wkpd，因此默认是0

数字

  • scan_chain要达到95%的覆盖率要求