仿真环境搭建，创建HDL Wrapper

图中的几个信号，是输入信号，需要给激励。

addr.coe和data.coe文件的创建

点击edit，可以创建模板。创建好模板后，然后修改里面的内容就很方便了。甚至可以用excel表创建。

创建tb.v

`timescale 1ns / 1ps

module tb(

    );

reg sys_clk;
reg sys_rst_n;

initial sys_clk=0;
always #20 sys_clk=~sys_clk;

initial begin
sys_rst_n=0;
#1000;
sys_rst_n=1;
end

system_wrapper u_system_wrapper
   (.m_axi_lite_ch1_awready_0(1'd1),
    .m_axi_lite_ch1_bresp_0(2'd0),
    .m_axi_lite_ch1_bvalid_0(1'd1),
    .m_axi_lite_ch1_wready_0(1'd1),
    .sys_clk(sys_clk),
    .sys_rst_n(sys_rst_n));     
      
endmodule

启动仿真

可以看到几个valid信号都是1个周期宽度的脉冲信号