LTspice 遅延線路 - eiichiromomma/CVMLAB GitHub Wiki
遅延線路のシミュレーション
Component
遅延線路はTLINEになる。
設定できるのは特性インピーダンスZ0と遅延時間Td。
よく聞かれる回路のシミュレーション
負荷へ電源電圧と同じ大きさのパルスをかける回路。
電源電圧10v、負荷抵抗RL=100ohm、Z0=50ohm、Td=50nsとして、t=0.3usにスイッチMYSWがオンになるように作成。
![](https://github.com/eiichiromomma/CVMLAB/raw/master/img/swcad01.jpg)
各点における電圧の挙動。
![](https://github.com/eiichiromomma/CVMLAB/raw/master/img/swcad02.jpg)
肝心の負荷にかかるパルスを掲載していなかったので追加。
v3-v2が負荷にかかるパルスとなる。
![](https://github.com/eiichiromomma/CVMLAB/raw/master/img/swcad03.jpg)