JESD204B Fundamental - Terry4055/FPGA_HW GitHub Wiki

표준
- Data Converter(ADC&DAC)와 Logic Device(FPGA & ASIC) 간의 데이터 직렬 인터페이스
- Deterministic Latency 획득 (by using Sysref)
- 8b/10b Encoding for Serdes 동기화, Clock Recovery, DC Balance 등이 쓰임
- Serdes와 CML(Current Mode Logic)이 섞인 물리적 인터페이스라 보면 된다.
장점
- PCB에서 인터페이스 면적을 줄인다.
- 줄어든 Package 사이즈
- 큰처리량에 대한 필적할만한 파워
- 심플화 된 인터페이스 타이밍
Costs(댓가)
- 증가된 인터페이스 Latency
  - 탄성 버퍼의 영향 / 탄성 버퍼 : 정보스트림에 딜레이를 추가 하여, 전체 Lane에 대한 전체 지연을 고정된 값으로 만든다.
- 증가된 FPGA 로직 복잡성 / 라인센스 가격
계층 구조(Tx)
- Transport Layer
  - ADC나 DAC의 병렬 데이터를 직렬 데이터로 매핑 하는 계층
- Scrambler(optional)
  - 데이터를 무작위로 추출하여, 스펙트럼 내용을 분산 시켜서 EMI 및 간섭 문제를 일으킬 수 있는 스펙트럼 피크를 줄인다.
  - 옵션적으로 Transport Layer 출력이 다항식(1+x^14+x^15)으로 스트램블 된다.
  - RX에서는 디 스크램블러가 있다. 디스크램블러에서는 2개의 Octect을 받은 후에 자기 동기화 한다.
  - Tx는 ILA(초기 레인 정렬) 동안에 De-scrambler가 자기 동기화 하도록, Early-synchronization 옵션을 지원한다.
- Data Link Layer
  - 8b/10b 인코딩을 한다. 8bit Octect들을 10비트 심볼 들로 Encoding 한다.
  - Octect to Symbol 매핑은 Running Disparity(전송 동안에 데이터 시퀀스 시작과 특정 순간 사이에 Logic 1,0의 갯수 차이)를 의존한다.
  - DC balancing(0과 1 갯수를 똑같이 맞춤)이 AC coupling을 가능케 한다.
  - Link Establishment에 관련된 작업이 이루어진다.(코드 그룹 동기화, 이니셜 초기 프레임 동기화, 초기 레인 동기화)
- Physical Layer
  - 데이터 전송의 시간적, 전기적 특성을 정의 한다
  - Point to Point이며 단방향 직렬 인터페이스다.(중계 장치를 거치지 않는다)
  - Serdes, CDR, Driver/receiver Block에 의해 퍼포먼스가 제한 된다.
클럭 및 신호 종류
- Frame Clock
  - Transport Layer의 데이터 프레임이 프레임 클럭으로 정렬 된다.
  - Tx, Rx의 프레임 클럭 주기는 동일 해야만 한다.
- LMFC : Local Multi Frame Clock
  - 멀티 프레임은 'K' 프레임들로 구성 되어 있다.
  - LMFC는 멀티 프레임 바운더리에 정렬 된다.
  - Multiple Device 들에 거쳐서 나타나는 프레임 클럭 위상 모호성을 해결 하기 위해 저주파수 레퍼런스로 사용 된다.
- Device Clock
  - 디바이스의 프레임, 샘플링, LMFC 클럭들의 구동에 쓰이는 외부 인가 시스템 클럭
- Sample Clock
  - 데이터 컨버터의 내부 변환 클럭
- SYSREF
  - Subclass 1에서 LMFC 클럭이 생성되는 타임이 위상 레퍼런스로 쓰이는 신호
  - Device Clock과 소스 동기화 되어야 한다.
  - 상승 엣지 변이는 LMFC Alignment를 결정 한다.
- SYNC
  - 단방향 (Rx --> Tx)
  - Active Low 동작
  - 에로 리포팅과 디바이스 동기화에 사용 된다.
  - Subclass 2 에서 디바이스에서 LMFC Phase Align 한다.
파라미터
- L : 컨버터 디바이스 당 Lane 수
- M : 디바이스 당 컨버터의 수
- F : Lane 당 프레임의 Octect의 수
- S : 프레임 클럭 사이클 당 컨버터 당 샘플 수
- Cs : 변환 샘플 당 컨트롤 비트의 수
파라미터 예시(AD컨버터 내부 DDC 사용시) Sampling Clock : 2949.12MHz Decimation Rate : 6 L=4, M=2, F=1(프레임당 옥텟 1개씩), N'=16, K=32, S=1 Line rate : 4915.2Mbps Frame Clock : 491.52MHz = Frame Clock * S LMFC : 15.36MHz = Frame Clock / K L0 = I[15:8] / L1 = I[7:0] / L2 = Q[15:8] / L3 = Q[7:0]