DDR SDRAM (SDR SDRAM, DDR SDRAM, DDR2, DDR3, DDR4 SDRAM) - Terry4055/FPGA_HW GitHub Wiki

SDRAM 특징

• 시스템 클럭과 동기된 입출력 회로 (동기화 I/O)
• Burst Access
• MultiBank
• Command 형식의 Access(Mode Register의 Programming)
• Pipe-lined Data Path

비동기 DRAM과의 비교

• 비동기 DRAM에서 Latency는 DRAM 자체에서 소모되는 Delay 외에도, DRAM Controller가 DRAM의 특성을 System Clock에 동기화 시키는데 소요되는 지연도 포함된다. 즉 DRAM의 자체적인 동작 외에 제어를 위한 동작까지도 Latency에 포함되어 있던 것
• SDRAM(동기화 DRAM)은 DRAM내에서의 동작도 최대한 버스 클럭에 동기화하여 이루어지도록 해서 DRAM Controller에 의한 버스클럭 동기화시에 소요되는 시간과 interleaving control등에 추가되는 시간들을 제거하여, DRAM의 속도를 버스 클럭의 정수 배로 고정 시켜 속도 및 시스템 설계 편리성이 올라갔다.

SDR SDRAM

• CS#, RAS#, CAS# 등의 제어 신호들의 Clock Cycle의 상승엣지에서 한꺼번에 Control Logic으로 입력 받아 현재 명령을 Decoding 하여 이에 해당하는 제어 신호들을 생성하게 된다. Data 입, 출력 역시 OE#, WE# 신호에 의해 직접 제어 받지 않고, Control Logic에서 생성된 신호의 제어를 통해 이루어 진다.
• SDRAM 동작 클럭은 66MHz, 100MHz, 133MHz, 166MHz
• Address 입력은 RAS#가 Enable 되었을 때, 입력된 값은 Row Address로 인식하고, CAS#가 Enable 되었을 떄의 값은 Column Address로 인식하지만, 각 신호들이 한 Clock Cycle 동안만 유효한 값을 가지면 된다는 점이 비동기 DRAM과 비교했을 때 다르다.
• CAS Latency(CL)는 Read 명령이 접수된 시점부터 첫번째 Data가 출력 될 때까지의 Delay를 Clock 수로 나타낸 수치이다. 즉 Read 명령이 n번째 Clock Edge에서 입력되고 CL이 m이라고 하면, 첫번째 Data는 n+m번째 Clock Edge에서 출력 된다.

DDR SDRAM

• Data Rate를 SDR에 비해 2배로 늘린 것(Clock은 상승, 하강 엣지시 2번 데이터 접근)
• 이론적으로 간단하지만 동작 속도가 빨라짐에 따라 Data Window가 작아져 Noise 마진이 급격히줄어 들었다.
• Clock 속도가 올라감에 따라 Timing Margin이 점점 줄어 든다.
• 이 때문에, Clock 신호의 전달 경로를 Data가 전달되는 경로와 같이 한다면 이들 Timing Margin을 없앰으로써 유효한 Data window 시간을 늘릴 수 있을 것이다. 그래서 DDR SDRAM은 Data 전송을 위한 전용 Clock 인 Data Strobe핀을 추가하여 Data Timing Window를 확보하게 된다.
• 즉 DDR SDRAM에서는 데이터를 전송 할 때에 Data Strobe신호(DQS)도 같이 전송하고, Data Read시 Controller 측에서는 Data Strobe의 상승/하강 엣지 기준으로 Data를 입력 받게 되는 것이다. Write시에는 Controller가 Memory로 Data를 보낼 때에는 Data Strobe의 방향도 Controller에서 메모리로 바뀌게 된다.
• 이외에도 동작 주파수가 증가함에 따라 전력 소모량 및 발열량도 증가하게 되는데 동작 전압을 LVCMOS33에서 SSTL25로 변경

DDR2 SDRAM

• DRAM이 Synchronous 동작으로 바뀐 후 부터 성능 향상은 기본적으로 동작 Clock을 올리는 방향으로 진행 되었다.
• DDR2에서는 DDR의 2배 Clock 주파수를 사용, Double Edge Rate방식 그대로
• 하지만 Cell Array는 DDR과 같은 속도로 동작
• DDR2에서는 빠른 동작을 가능하기 위해 ODT(On-Die Termination) 기법 도입, 기존에는 신호 종단을 보드 상에서 해결 하는, Motherboard Termination(MBT)기법을 사용 하였는데, DDR2에서 사용하는 400MHZ 이상의 동작 주파수 대역에서는 MBT로 Signal Reflection을 제대로 감소 시키지 못했다. 특히 여러개의 DRAM Module을 구동시, 비활성화된 DRAM단은 High-Z 상태가 되어 Bus에 유입된 신호의 반송파를 만들어 내게 된다. 이들 반송파 중 종단 저항으로 가는 성분은 종단 저항에서 흡수되서 사라지지만, Active DRAM으로 유입된 반송파는 원래 Bus 신호와 섞여 신호의 Integrity를 떨어뜨리는 요인으로 작용한다. 그래서 DRAM Die내에 Termination 저항을 설치해 비활성화된 DRAM으로부터 반송파가 나오지 않도록 한 것.
• 동작전압 SSTL18 for Low Power

DDR3 SDRAM

• 더 높은 구동 주파수
• 800 ~ 2133 MT/s
• CL/tRCD/tRP를 15ns에서 12ns로 더 감소
• SSTL15 사용
• DDR2 SDRAM보다 Timing Margin이 줄어들었기 때문에 Fly-by 구조와 Read/Write Leveling, Dynamic On-Die Termination 적용
  • Fly-by 구조는 DRAM Module을 다수 사용시 직렬 형태로 연결 시키고, 비록 Skew의 절대적인 차이는 T-Branch(DDR2 방식)에 비해 더욱 커지지만 물리적으로 멀어지는 Chip일 수록 Skew는 항상 delta t만큼 증가하는 방향이기 때문에 Skew를 예측 하여 제어 가능하다.
  • Real/Write Leveling은 Fly-by구조에 의해 생긴 Skew는 결국 Clock신호와 Strobe 신호 사이에 발생한 Skew이기 때문에 각 DRAM 모듈 별 Strobe신호에 대해 Delay를 주어 Skew를 줄일 수 있을 것 이다. Strobe간 Delay시간은 Calibration을 통해 정해지게 된다. 이런 일련의 Calibration 동작은 Read 동작과 Write 동작 각각에 대해 해주게 되는데 이를 Read Leveling / Writing Leveling이라고 한다. 이 레벨링 동작은 시스템 이니셜 과정에서 Memory Controller가 Calibration용 Data Pattern을 이용하여 수행 하게 되고, 각각의 타이밍 정보는 DDR3에 새로 추가 되는 Multipurpose Register(MPR)에 저장되어 이용 된다.
  • Dynamic On-Die Termination : DRAM의 Read나 Write 동작 동안 안쓰는 Memory 모듈과 Low Impedance Access 중인 모듈은 High-Impedance를 유지하는 것이 반송파 측면에서 좋다(For Signal Integrity). 동작 조건에 맞게 Termination 저항 값을 능동적으로 조절함으로써 SI를 더욱 확보 하고자 하는 것이 Dynamic ODT다. DDR3에 채용된 Dynamic ODT는 Write 동작 중인 모듈의 Termination Impedance 값을 높여서 Signal Integrity를 높이도록 하여, DDR2에 비해 고속 동작을 가능케 한다.
• ZQ Calibration : Dynamic ODT는 DRAM 내부 Termination 저항 값을 바꾸어, DRAM 모듈 사이의 신호 반사를 예방하지만, ZQ Calibration은 DRAM Controller와 DRAM 간의 임피던스 부정합 감소를 위한 기능이다(DDR2의 OCD회로와 같은 기능). DDR2에서는 ZQ Calibration을 위해 OCD회로가 따로 있고, ODT 파트가 별도로 있지만 DDR3 에서는 DQ Driver 쪽에 Merged Driver 구조로 ZQ 조정과, DQ의 ODT 기능을 같이 제공 한다(불피요한 캐패시턴스 줄일 수 있고, 제조단가 하락, 디바이스 신뢰성 상승).

DDR4 SDRAM

• SSTL12
• 2133 ~ 3200MT/s
• 뱅크 그룹 Address 추가(큰 용량을 위해, BG[n:0] 핀)
• DBI(Data Bus Inversion) 파워 소비를 줄이기 위해!
  • Logic Low -> High는 상관 없지만, Logic High -> Low는 데이터 갯수가 많으면 소비전류가 늘어 난다. vDDQ쪽 전류를 줄이기 위해 DQ 드라이버들의 High->Low 스위칭 동작을 최소화
• CRC(Cyclic Redundancy Check)
• CA Parity 기능 추가(PAR 핀) : 신호 무결성 향상 및 데이터 전송/엑세스의 안정성을 향상!