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Circuito 030-sysclk-conn

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Ficha: Principio del reloj único

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Descripción

Este circuito es equivalente a ax-sysdff: Un biestable D del sistema con su entrada conectada a 1. Genera la señal escalón 1 (STEP1)

PERO en este circuito la entrada de reloj del Biestable se ha conectado automáticamente al reloj del sistema, que llega por el pin CLK. Pero NO es necesario incluir este pin en el diseño

Esto hace que los circuitos síncronos se puedan dibujar de manera más compacta, ocupando un poco menos de espacio. Y hace innecesario incluir el pin de entrada CLK

Principio del reloj único

El principio del reloj único es una de las reglas básicas del diseño síncrono. Esta regla nos dice que en los circuitos síncronos (que serán todos los que diseñemos), todos los biestables deben estar gobernados por un único reloj: el reloj del sistema. Para cumplir esta regla, en Icestudio TODOS los elementos secuenciales se conectan directamente al reloj del sistema. Así se evita que el usuario cometa errores, como conectar la entrada de reloj a otro elemento diferente al del reloj del sistema

Puedes encontrar más información sobre esto en este capítulo del tutorial Diseño Digital para FPGAs, con herramientas libres : Reglas del diseño síncrono

Conexión automática al reloj del sistema

Por defecto, Icestudio conecta automáticamente la entrada de reloj de todos los biestables y resto de circuitos síncronos al reloj del sistema. Además de ser más cómodo, esta conexión automática también nos permite mejorar la legibilidad de los circuitos

Por tanto, ya no es necesario incluir el pin de entrada CLK en nuestros diseños. Sólo será necesario si explícitamente queremos referenciar la señal de reloj, o por ejemplo si queremos sacar el reloj por un pin de salida para medirlo con el Analizador lógico

Reglas de la placa

En Icestudio se realiza esta conexión automática del reloj del sistema a las entradas de reloj de los circuitos síncronos. Esta conexión está controlada por la opción Edit/Prefereces/Advanced Features/Board Rules, que por defecto está activada. Si se desactiva, al colocar el biestable icek.sys-dff la entarda clk se deja sin conectar. Por el contrario, sin está activa, al colocar el biestable sale con el recuadro amarillo indicando que se ha conectado automáticamente al reloj del sistema

En este pantallazo se muestra la opción de Board Rules, cuando está activada

Cronograma

El cronograma es el mismo que el del circuito ax-sysdff, ya que son equivalentes

Circuito STEP1

Este circuito es otra implementación del circuito abstracto STEP1, que genera por su salida la funcion escalón1, la cual se cambia de 0 a 1 en el ciclo 1

Recursos

Recurso Cantidad Máximo Descripcioin
LC 2 7680 Celdas lógicas
IO 2 256 Bloques de E/S

Conceptos nuevos

  • Principio del reloj único: Todos los biestables deben estar conectados a mismo reloj: el reloj del sistema
  • Reglas de placa: Opción de Icestudio para realizar conexiones automáticas según unas reglas. Por ejemplo, la conexión directa al reloj del sisltema. Por defecto la conexión del reloj del sistema se hace automáticamente, para garantizar el prinicpio del reloj único

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