$ make DIAG=DSTUB vsim
cd tmp; \
../../tools/sav2verilog/sav2verilog ../../maindec/latest-dstub.sav dstub.tmp.dat; \
cat dsqda.dat dsqdb.dat dsqdc.dat dstub.tmp.dat dsqda.patch.dat | awk -f ../../tools/merge/merge18.awk -vfilename=dstub.dat > dstub.dat; \
rm -f dstub.tmp.dat
cp tmp/dstub.dat testbench/ssram.dat
Creating de10_top/questa/wave.do
test -d de10_top/questa/work || /cygdrive/c/intelFPGA_lite/18.1/quartus/bin64/../../modelsim_ase/win32aloem/vlib de10_top/questa/work
/cygdrive/c/intelFPGA_lite/18.1/quartus/bin64/../../modelsim_ase/win32aloem/vmap work de10_top/questa/work
Model Technology ModelSim - Intel FPGA Edition vmap 10.5b Lib Mapping Utility 2016.10 Oct  5 2016
vmap work de10_top/questa/work
Modifying modelsim.ini
/cygdrive/c/intelFPGA_lite/18.1/quartus/bin64/../../modelsim_ase/win32aloem/vlog testbench/testbench.sv testbench/dumpregs.sv testbench/mtsim.sv testbench/sdsim.sv  testbench/cy7c1463kv33.sv ks10/ks10bus.sv ks10/unibus.sv ks10/massbus.sv ks10/mtcslbus.sv ks10/rpcslbus.sv ks10/brcslbus.sv ks10/trcslbus.sv ks10/ks10.sv ks10/arb/arb.sv ks10/breakpoint/breakpoint.sv ks10/csl/csl.sv ks10/cpu/alu.v ks10/cpu/apr.v ks10/cpu/bus.v ks10/cpu/disp_byte.v ks10/cpu/disp_ni.v ks10/cpu/disp_pf.v ks10/cpu/dbm.v ks10/cpu/dbus.v ks10/cpu/intf.v ks10/cpu/nxd.v ks10/cpu/nxm.v ks10/cpu/pager.sv ks10/cpu/pcflags.v ks10/cpu/pi.v ks10/cpu/pxct.v ks10/cpu/ramfile.v ks10/cpu/regir.v ks10/cpu/scad.v ks10/cpu/timer.v ks10/cpu/timing.v ks10/cpu/vma.v ks10/cpu/cpu.sv ks10/cpu/useq/crom.v ks10/cpu/useq/drom.v ks10/cpu/useq/skip.v ks10/cpu/useq/stack.v ks10/cpu/useq/dispatch.v ks10/cpu/useq/useq.v ks10/debug/debug.v ks10/dup11/dup11.sv ks10/dup11/dupclk.v ks10/dup11/dupintr.v ks10/dup11/dupparcsr.v ks10/dup11/duprx.v ks10/dup11/duprxcsr.v ks10/dup11/duptx.v ks10/dup11/duptxcsr.v ks10/dup11/duptxdbuf.v ks10/dz11/dzcsr.sv ks10/dz11/dzmsr.sv ks10/dz11/dztcr.sv ks10/dz11/dztdr.sv ks10/dz11/dzintr.sv ks10/dz11/dzrbuf.sv ks10/dz11/dzuart.sv ks10/dz11/dz11.sv ks10/kmc11/kmcalu.sv ks10/kmc11/kmcbrg.sv ks10/kmc11/kmcclk.sv ks10/kmc11/kmcdmux.sv ks10/kmc11/kmcintr.sv ks10/kmc11/kmcmaint.sv ks10/kmc11/kmcmem.sv ks10/kmc11/kmcmisc.sv ks10/kmc11/kmcmpram.sv ks10/kmc11/kmcnprc.sv ks10/kmc11/kmcseq.sv ks10/kmc11/kmcsp.sv ks10/kmc11/kmc11.sv ks10/lp20/lpbar.v ks10/lp20/lpbctr.v ks10/lp20/lpcbuf.v ks10/lp20/lpcctr.v ks10/lp20/lpcksm.v ks10/lp20/lpcsra.v ks10/lp20/lpcsrb.v ks10/lp20/lpdma.v ks10/lp20/lppctr.v ks10/lp20/lpintr.v ks10/lp20/lppdat.v ks10/lp20/lpramd.v ks10/lp20/lp20.sv ks10/lp26/lp26.v ks10/mem/mem.sv ks10/mem/memstat.sv ks10/rh11/rh11.sv ks10/rh11/rhintr.v ks10/rh11/rhnem.v ks10/rh11/rhba.v ks10/rh11/rhdb.v ks10/rh11/rhwc.v ks10/rh11/rhcs1.v ks10/rh11/rhcs2.v ks10/rpxx/rpaddr.v ks10/rpxx/rpctrl.v ks10/rpxx/rpda.v ks10/rpxx/rpdc.v ks10/rpxx/rpds.v ks10/rpxx/rper1.v ks10/rpxx/rper2.v ks10/rpxx/rper3.v ks10/rpxx/rphcrc.v ks10/rpxx/rpla.v ks10/rpxx/rpmr.v ks10/rpxx/rpof.v ks10/rpxx/rpxx.v ks10/rpxx/rp.sv ks10/rpxx/sd/sd.v ks10/rpxx/sd/sdspi.v ks10/mt/mt.sv ks10/mt/mtfc.sv ks10/mt/mtds.sv ks10/mt/mter.sv ks10/mt/mtmr.sv ks10/mt/mttc.sv ks10/mt/mtctrl.sv ks10/trace/trace.sv ks10/uba/uba.sv ks10/uba/ubamr.sv ks10/uba/ubasr.sv ks10/uba/ubapage.sv ks10/uba/ubaintr.sv ks10/ube/ube.sv ks10/ube/ubedb.sv ks10/ube/ubecc.sv ks10/ube/ubeba.sv ks10/ube/ubecsr1.sv ks10/ube/ubecsr2.sv ks10/utils/crc16.v ks10/utils/fifo.v ks10/utils/lifo.sv ks10/utils/edgetrig.v ks10/utils/usrt/usrt_rx.v ks10/utils/usrt/usrt_tx.v ks10/utils/uart/uart_brg.v ks10/utils/uart/uart_rx.v ks10/utils/uart/uart_tx.v -work de10_top/questa/work -lint +incdir+ks10 +incdir+ks10/uba +incdir+ks10/cpu +incdir+ks10/cpu/useq +incdir+ks10/debug +incdir+ks10/dup11 +incdir+ks10/dz11 +incdir+ks10/dz11/uart +incdir+ks10/lp20 +incdir+ks10/mem +incdir+ks10/rh11 +incdir+ks10/rh11/rpxx +incdir+ks10/rh11/sd +incdir+ks10/utils +incdir+ks10/utils/uart +define+SSRAM_DAT=\"testbench/ssram.dat\" +define+CROM_DAT=\"ks10/cpu/useq/crom.dat\" +define+DROM_DAT=\"ks10/cpu/useq/drom.dat\" +define+UNIT0_DSK=\"testbench/unit0.dsk\" +define+UNIT1_DSK=\"testbench/unit1.dsk\" +define+UNIT2_DSK=\"testbench/unit2.dsk\" +define+UNIT3_DSK=\"testbench/unit3.dsk\" +define+UNIT4_DSK=\"testbench/unit4.dsk\" +define+UNIT5_DSK=\"testbench/unit5.dsk\" +define+UNIT6_DSK=\"testbench/unit6.dsk\" +define+UNIT7_DSK=\"testbench/unit7.dsk\" +define+SERIALNUM=2020 +define+MAJOR_VER=\"00\" +define+MINOR_VER=\"38\" +define+CLKFRQ=12500000 +define+SSRAMx18 +define+RPXX_SIMSEEK +define+RPXX_SIMDMD +define+DIAG=\"DSTUB\" +define+DIAG_DSTUB +define+SIM_LPR +define+SIM_SDHC +define+ENABLE_TIMER +define+STOP_ON_STUCK_PC +define+STARTADDR=18\'o030001 +define+UBA1 +define+RH11A +define+UBA3 +define+RH11B
Model Technology ModelSim - Intel FPGA Edition vlog 10.5b Compiler 2016.10 Oct  5 2016
Start time: 20:58:33 on Jun 04,2022
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-- Compiling module testbench
-- Compiling module PRINT_DEV_REG_ON_RD
-- Compiling module PRINT_DEV_REG_ON_WR
** Warning: testbench/mtsim.sv(49): (vlog-13233) Design unit "mtsim_sv_unit" already exists and will be overwritten. Design unit compiled with different set of options.
-- Compiling module SDSIM
-- Compiling module CY7C1463
-- Compiling interface ks10bus
-- Compiling interface unibus
-- Compiling interface massbus
-- Compiling interface mtcslbus
-- Compiling interface rpcslbus
-- Compiling interface brcslbus
-- Compiling interface trcslbus
-- Compiling module KS10
-- Compiling module ARB
-- Compiling module BRKPT
-- Compiling module CSL
-- Compiling module ALU
-- Compiling module APR
-- Compiling module BUS
-- Compiling module DISP_BYTE
-- Compiling module DISP_NI
-- Compiling module DISP_PF
-- Compiling module DBM
-- Compiling module DBUS
-- Compiling module INTF
-- Compiling module NXD
-- Compiling module NXM
-- Compiling module PAGER
-- Compiling module PCFLAGS
-- Compiling module PI
-- Compiling module PXCT
-- Compiling module RAMFILE
-- Compiling module REGIR
-- Compiling module SCAD
-- Compiling module TIMER
-- Compiling module TIMING
-- Compiling module VMA
-- Compiling module CPU
-- Compiling module CROM
-- Compiling module DROM
-- Compiling module SKIP
-- Compiling module STACK
-- Compiling module DISPATCH
-- Compiling module USEQ
-- Compiling module DEBUG
-- Compiling module DUP11
-- Compiling module DUPCLK
-- Compiling module DUPINTR
-- Compiling module DUPPARCSR
-- Compiling module DUPRX
-- Compiling module DUPRXCSR
-- Compiling module DUPTX
-- Compiling module DUPTXCSR
-- Compiling module DUPTXDBUF
-- Compiling module DZCSR
-- Compiling module DZMSR
-- Compiling module DZTCR
-- Compiling module DZTDR
-- Compiling module DZINTR
-- Compiling module DZRBUF
-- Compiling module DZUART
-- Compiling module DZ11
-- Compiling module KMCALU
-- Compiling module KMCBRG
-- Compiling module KMCCLK
-- Compiling module KMCDMUX
-- Compiling module KMCINTR
-- Compiling module KMCMAINT
-- Compiling module KMCMEM
-- Compiling module KMCMISC
-- Compiling module KMCMPRAM
-- Compiling module KMCNPRC
-- Compiling module KMCSEQ
-- Compiling module KMCSP
-- Compiling module KMC11
-- Compiling module LPBAR
-- Compiling module LPBCTR
-- Compiling module LPCBUF
-- Compiling module LPCCTR
-- Compiling module LPCKSM
-- Compiling module LPCSRA
-- Compiling module LPCSRB
-- Compiling module LPDMA
-- Compiling module LPPCTR
-- Compiling module LPINTR
-- Compiling module LPPDAT
-- Compiling module LPRAMD
-- Compiling module LP20
-- Compiling module LP26
-- Compiling module MEM
-- Compiling module MEMSTAT
-- Compiling module RH11
-- Compiling module RHINTR
-- Compiling module RHNEM
-- Compiling module RHBA
-- Compiling module RHDB
-- Compiling module RHWC
-- Compiling module RHCS1
-- Compiling module RHCS2
-- Compiling module RPADDR
-- Compiling module RPCTRL
-- Compiling module RPDA
-- Compiling module RPDC
-- Compiling module RPDS
-- Compiling module RPER1
-- Compiling module RPER2
-- Compiling module RPER3
-- Compiling module RPHCRC
-- Compiling module RPLA
-- Compiling module RPMR
-- Compiling module RPOF
-- Compiling module RPXX
-- Compiling module RP
-- Compiling module SD
-- Compiling module SDSPI
-- Compiling module MT
-- Compiling module MTFC
-- Compiling module MTDS
-- Compiling module MTER
-- Compiling module MTMR
-- Compiling module MTTC
-- Compiling module MTCTRL
-- Compiling module TRACE
-- Compiling module UBA
-- Compiling module UBAMR
-- Compiling module UBASR
-- Compiling module UBAPAGE
-- Compiling module UBAINTR
-- Compiling module UBE
-- Compiling module UBEDB
-- Compiling module UBECC
-- Compiling module UBEBA
-- Compiling module UBECSR1
-- Compiling module UBECSR2
-- Compiling module CRC16
-- Compiling module FIFO
-- Compiling module LIFO
-- Compiling module EDGETRIG
-- Compiling module USRT_RX
-- Compiling module USRT_TX
-- Compiling module UART_BRG
-- Compiling module UART_RX
-- Compiling module UART_TX

Top level modules:
        testbench
        DUP11
        DZ11
        KMC11
        LP20
        LP26
        UBE
End time: 20:58:34 on Jun 04,2022, Elapsed time: 0:00:01
Errors: 0, Warnings: 1
/cygdrive/c/intelFPGA_lite/18.1/quartus/bin64/../../modelsim_ase/win32aloem/vsim -i testbench -do de10_top/questa/wave.do
Reading C:/intelFPGA_lite/18.1/modelsim_ase/tcl/vsim/pref.tcl