MyHDL - AlphaLambdaMuPi/dclab-highlevel-hdl GitHub Wiki

Profile

• Python (py3 的支援還不完全)
• RTL modeling (可轉 verilog)
• Highlevel modeling

Pros

• 可轉譯成 verilog (雖然 highlevel modeling 不行)
• Python 跟常見的 OOP 差不多，易學好寫
• test 可直接用 python 做
• 也可用來跑 verilog 的 simulation (不過有諸多限制...)

Cons

• expression 回傳型態不太合理，也不能傳進模組 (這很慘)
• infer bit width 的能力有限，大部分還是要明確指定